PERCOBAAN 3 KONDISI 8
Modul 3 Percobaan 1 Kondisi 8
Buatlah rangkaian seperti gambar percobaan 3.b, ganti probe menjadi led Biru
2. Gambar Rangkaian Simulasi[Kembali]
Rangkaian disimulasikan
Pada rangkaian percobaan memiliki 2 IC, 74193 dan 74192. 74192 menghasilkan bilangan biner 0-9. 74193 menghasilkan bilangan biner ataupun hexa 0-15 / 0-F. Pada kedua IC, pin D0 hanya terhubung ke Q0. Pin D1,D2 dan D3 ke Q1, Q2, dan Q3. Terdapat pin UP dan DN. untuk membuat ouput menjadi perhitungan dari kecil ke besar maka pin UP diberi masukan clock dan pin DN diberi logika 1. Jika perhitungan dari besar ke kecil maka dikalkukan sebaliknya. Pada pin PL yang merupakan paralel load, yang mana jika PL aktif maka output akan menghasilkan perhitungan otomatis, jika PL tidak aktif maka output akan diatur oleh pin D0, D1, D2, dan D3. Pada pin MR yang merupakan master reset, yang mana jika aktif akan mereset output menjadi 0.
Pada counter 74193 memiliki input yang terhubung ke ground yaitu S4, S5, S6, dan S7 sehingga arus yang mengalir adalah 0. kemudian, terdapat UP yang akan aktif apabila input UP diberikan clock dan pada DN inputnya berasal dari gerbang OR U1 dimana pada input 1 diberikan clock dan input 2 diberikan logika 1. maka output yang dihasilkan adalah 1 hal ini disebabkan karena OR menggunakan prinsip penjumlahan. Karena DN yang merupakan aktive high active dan UP merupakan active high juga diberikan clock maka output yang dihasilkan adalah counting dari rendah (0) ke tinggi 1(5) pada saat semua LED aktif. pada 74193 terdapat PL (parallel load) yang merupakan active low (aktif saat logika 0) diaktifkan maka output pada Q0 akan aktif saat D0 diaktifkan, Q1 aktif saat D1 diaktifkan dan seterusnya. lebih tepatnya pada saat PL aktif dan D0 aktif maka hanya Q0 saja yang aktif dan sebagainya. Pada MR sendiri digunakan untuk mereset output sehingga output yang dihasilkan adalah 0 dan MR sendiri merupakan active high yang akan aktif ketika diberikan arus (berlogika 1)
Pada rangkaian 74193 D0,D1,D2, dan D3 dihubungkan ke ground sehingga input tersebut berlogika 0 (tidak ada arus yang mengalir). kemudian ketika gerbang OR U2 diberikan input 0 pada input pertama dan clock pada input ke 2, maka arus output akan berubah ubah dari 0 ke 1 dan sebaliknya. karena pada UP di input counter 74193 merupakan active high maka CLK akan merubah output saat perubahan dari 0 ke 1. ketika UP diberikan clock dan DN diaktifkan maka akan terjadi counting dari rendah ke terbesar secara berurutan dari 0 sampai 15. Sebaliknya, ketika DN diberikan CLK dan UP diaktifkan (berlogika 1) maka akan terjadi counting secara menurun.
Pada counter 74192 memiliki input yang terhubung ke ground yaitu S4, S5, S6, dan S7 sehingga arus yang mengalir adalah 0. kemudian, terdapat UP yang akan aktif apabila input UP diberikan clock dan pada DN inputnya berasal dari gerbang OR U1 dimana pada input 1 diberikan clock dan input 2 diberikan logika 1. maka output yang dihasilkan adalah 1 hal ini disebabkan karena OR menggunakan prinsip penjumlahan. Karena DN yang merupakan aktive high active dan UP merupakan active high juga diberikan clock maka output yang dihasilkan adalah counting dari rendah (0) ke tinggi 1(5) pada saat semua LED aktif. pada 74192 terdapat PL (parallel load) yang merupakan active low (aktif saat logika 0) diaktifkan maka output pada Q0 akan aktif saat D0 diaktifkan, Q1 aktif saat D1 diaktifkan dan seterusnya. lebih tepatnya pada saat PL aktif dan D0 aktif maka hanya Q0 saja yang aktif dan sebagainya. Pada MR sendiri digunakan untuk mereset output sehingga output yang dihasilkan adalah 0 dan MR sendiri merupakan active high yang akan aktif ketika diberikan arus (berlogika 1).
Pada rangkaian 74192 D0,D1,D2, dan D3 dihubungkan ke ground sehingga input tersebut berlogika 0 (tidak ada arus yang mengalir). kemudian ketika gerbang OR U2 diberikan input 0 pada input pertama dan clock pada input ke 2, maka arus output akan berubah ubah dari 0 ke 1 dan sebaliknya. karena pada UP di input counter 74192 merupakan active high maka CLK akan merubah output saat perubahan dari 0 ke 1. ketika UP diberikan clock dan DN diaktifkan maka akan terjadi counting dari rendah ke terbesar secara berurutan dari 0 sampai 15. Sebaliknya, ketika DN diberikan CLK dan UP diaktifkan (berlogika 1) maka akan terjadi counting secara menurun.
Download HTML [disini]
Download Simulasi Rangkaian [disini]
Download Video [disini]
Download datasheet 74192 [disini]
Tidak ada komentar:
Posting Komentar